デジタル回路検証

Moku:Go ロジックアナライザを使用したロジックICのストレステスト

2022 年 2 月 12 日

量産前に適切なハードウェア検証とストレステストを行うことで、リコールと再設計にかかる費用を数百万ドル節約できます。このアプリケーションノートでは、Moku:Go ロジックアナライザ/パターンジェネレーターを利用して、入力を切り替え、対応する出力を記録することでデジタル４ビット加算器を検証します。さらに、ハードウェアのストレステストを行うためにクロックレートを変更し、クロック周波数を増加させて、ユーザーに障害に対する洞察を提供します。

Moku:Go

Moku:Go は、２つのアナログ入力、２つのアナログ出力、１６個のデジタル I/O ピン、およびオプションの統合電源を備えた１つの高性能デバイスに１３台以上のラボ機器を組み合わせています。

概要

すべてのデジタル回路の中心には、電気信号のオン/オフを切り替えるために使用される基本的な半導体デバイスであるトランジスタがあります。これらのスイッチのさまざまな配置は、コンピューティングの基本要素を構成する論理演算子に取って代わられます。最も複雑な集積チップ (IC) であっても、これらの基本的な構成要素を使用して構築できます。このアプリケーションノートでは、さまざまな論理ゲートを備えた４ビット加算回路を構築することで、デジタル回路の設計プロセスを体験します。 Moku:Go ロジックアナライザ/パターンジェネレーターを利用して設計を検証します。その後、Moku:Go MATLAB API を利用して検証プロセスをスケールアップおよび自動化し、ストレステストを実行して回路の最大クロックレートを決定します。

回路設計

４ビット加算器は、４つの完全な１ビット加算器回路で構成されています。各加算器には２つのデータ入力 An と Bn が含まれており、１つは入力 C_in を伝送します。論理演算の後、入力 Sn の合計が生成され、出力 C_out が送信されます。論理ゲートには、３つの既製論理集積回路 (IC) 74LS86、74LS08、および 74LS32 が XOR、AND、OR ゲートに使用されました。論理 IC の詳細なレイアウトと論理ゲート間の配線接続は、それぞれ図１ (a) と (b) に示されています。

図１: (a) AND、XOR、OR ゲートとして使用されたロジックIC。 (b) １ビット全加算器を構築するロジック。

４ビット加算器回路は、C_outポートを下位桁加算器から次の有効桁の C_inに接続することによって構築されました。最下位桁の Cin は一定の低いままのままです。最上位加算器 (C３) の C_outは、システム全体の最上位桁を表すために使用されました。４ビット加算器は、ポート A_0-3、B_0-3を介して２つの４ビット数値を受け取り、結果をピン S_0-3に提供しました。両方の入力が 0b1111 に設定されている場合、C３は High になります。それ以外の場合は、ロー状態のままです。図２は、回路図 (a) とブレッドボード上に構築された実際の回路を示しています。

図２: (a) ４ビット加算器の回路図 (b) ブレッドボードのレイアウト。

Moku:Go のロジックアナライザを使用したシステム検証

計測器の接続

回路を検証するために、４ビット加算器の入力と出力を Moku:Go １６ピンデジタル I/O に接続しました。詳細な接続とピン配置マップを図３に示します。

図３: Moku:Go デジタル I/Oと４ビット加算器の間の詳細な接続マップ。

単一入力テスト

まず、入力レベルを手動で切り替えて回路をテストしました。図４では、ロジックアナライザの出力 (ピン０～８) は０b０１０１ (A)および０b０１１０(b)に設定されており、１０進数で５+４に変換されます。ピン９～１２から０b１００１を読み取ります。これは１０進数の９に対応します。ピン１０のキャリーアウト信号は Low であり、オーバーフローがないことを示していました。

図４: 回路は入力ロジックレベルの手動切り替えで最初にテストされた。

ランダムパターンとストレステスト

テストセットをスケールアップして限界を把握するために、Moku:Go ロジックアナライザのランダムパターン生成機能を利用しました。長さ１０２４のランダムパターンが、６２.５ Hz ～６２.５ MHz の可変クロック周波数で生成されました。ランダムに生成された出力パターンと入力パターンの両方が記録され、MATLAB で分析されました。

図５: 回路のストレステストにランダムに生成されたパターンが使用された。

自動検証のための MATLAB スクリプト

自動検証スクリプトでは、各加算器内の論理ゲートの動作が MATLAB 組み込み論理演算子を使用して明示的にシミュレートされました。次のコードスニペットは、PIN １と２でランダムに生成された信号を読み取り、全加算器１(FA1) の S₀と C₁の予想される出力を計算します。

%%%FA1
for i = 1:n
    S0(i) = xor(xor(data(i,2),data(i,3)),Cin);
    C1(i) = or(and(Cin,xor(data(i,2),data(i,3))),and(data(i,2),data(i,3)));
end

計算された C1は、次のコードブロックで使用され、次の FA の動作をシミュレートします。

%%%FA2
for i = 1:n
    S1(i) = xor(xor(data(i,4),data(i,5)),C1(i));
    C2(i) = or(and(C1(i),xor(data(i,4),data(i,5))),and(data(i,4),data(i,5)));
end

回路全体の最終的なヒット率は、次のコードブロックによって計算されました。

hit = 0;
for i = 1:n
    if data(i,10)==S3(i) && data(i,11)==S2(i) && data(i,12)==S1(i) && data(i,13)==S0(i)
        hit = hit +1;
    end end
hit_rate = hit/n*100;

４ビット加算回路の最終的なヒット率をクロック周波数の関数として図６にプロットしました。ヒット率は y 軸の (ヒット率 %) として表され、クロック周波数はヘルツ (Hz) で測定されました。 x軸に表示されました。回路は１.２５ Mhz まで安定していました。クロックレートがさらに増加すると、パフォーマンスの大幅な低下が観察されました。回路は３１.２５ Hz ～１.２５ MHz の周波数の間で安定した条件で動作すると結論付けることができました。

図６: クロック周波数の関数としての４ビット加算器のヒット率。

まとめ

チュートリアルのパート２では、MathWorks の Simulink と HDL Coder を利用して Moku:Pro 上で DSP モデルを構築、検証、展開する方法について説明しました。 MATLAB のみのアプローチと比較して、Simulink では、DSP ライブラリを介して DSP を設計し、固定小数点モデルを使用してモデルを最初から構築するオプションが提供されます。これは、複雑な DSP システムを構築する場合におすすめです。

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